记忆体又可以叫做主存。是CPU能直接定址的存储空间，由半导体器件製成。记忆体的特点是访问数据的速率快。记忆体是电脑中的主要部件，它是相对于外存而言的。我们平常使用的程式，如Windows作业系统、打字软体、游戏软体等，一般都是安装在硬碟等外存上的，但仅此是不能使用其功能的，必须把它们调入记忆体中运行，才能真正使用其功能，我们平时输入一段文字，或玩一个游戏，其实都是在记忆体中进行的。就好比在一个书房里，存放书籍的书架和书柜相当于电脑的外存，而我们工作的办公桌就是记忆体。通常我们把要永久保存的、大量的数据存储在外存上，而把一些临时的或少量的数据和程式放在记忆体上，当然记忆体的好坏会直接影响电脑的运行速度。

SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR记忆体则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。DDR记忆体可以在与SDRAM相同的汇流排频率下达到更高的数据传输率。

与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定迴路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每16次输出一次，并重新同步来自不同存储器模组的数据。DDR本质上不需要提高时钟频率就能加倍提高SDRAM的速度，它允许在时钟脉冲的上升沿和下降沿读出数据，因而其速度是标準SDRAM的两倍。

从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。DDR记忆体採用的是支持2.5V电压的SSTL2标準，而不是SDRAM使用的3.3V电压的LVTTL标準。

DDR记忆体的频率可以用工作频率和等效频率两种方式表示，工作频率是记忆体颗粒实际的工作频率，但是由于DDR记忆体可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率是工作频率的两倍。

有时候大家将老的存储技术 DDR 称为 DDR1 ，使之与 DDR2 加以区分。儘管一般是使用 “DDR” ，但 DDR1 与 DDR 的含义相同。

DDR-200: DDR-SDRAM 记忆晶片在100 MHz下运行 DDR-266: DDR-SDRAM记忆晶片在133 MHz下运行 DDR-333: DDR-SDRAM 记忆晶片在166 MHz下运行 DDR-400: DDR-SDRAM 记忆晶片在200 MHz下运行（JEDEC制定的DDR最高规格） DDR-500: DDR-SDRAM 记忆晶片在250 MHz下运行（非JEDEC制定的DDR规格） DDR-600: DDR-SDRAM 记忆晶片在300 MHz下运行（非JEDEC制定的DDR规格） DDR-700: DDR-SDRAM 记忆晶片在350 MHz下运行（非JEDEC制定的DDR规格）

DDR2.2G

DDR2 是 DDR SDRAM 记忆体的第二代产品。它在 DDR 记忆体技术的基础上加以改进，从而其传输速度更快（可达 667MHZ ），耗电量更低，散热性能更优良 .

DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代记忆体技术标準，它与上一代DDR记忆体技术标準最大的不同就是，虽然同是採用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2记忆体却拥有两倍于上一代DDR记忆体预读取能力（即：4bit数据预读取）。换句话说，DDR2记忆体每个时钟能够以4倍外部汇流排的速度读/写数据，并且能够以内部控制汇流排4倍的速度运行。

DDR2记忆体的频率

DDR3与DDR2几个主要的不同之处 ：

1.突髮长度（Burst Length，BL）

由于DDR3的预取为8bit，所以突发传输周期（Burst Length，BL）也固定为8，而对于DDR2和早期的DDR架构系统，BL=4也是常用的，DDR3为此增加了一个4bit Burst Chop（突发突变）模式，即由一个BL=4的读取操作加上一个BL=4的写入操作来合成一个BL=8的数据突发传输，届时可通过A12地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在DDR3记忆体中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如4bit顺序突发）。

DDR3

2.定址时序（Timing）

就像DDR2从DDR转变而来后延迟周期数增加一样，DDR3的CL周期也将比DDR2有所提高。DDR2的CL範围一般在2～5之间，而DDR3则在5～11之间，且附加延迟（AL）的设计也有所变化。DDR2时AL的範围是0～4，而DDR3时AL有三种选项，分别是0、CL-1和CL-2。另外，DDR3还新增加了一个时序参数——写入延迟（CWD），这一参数将根据具体的工作频率而定。

其中DDR2 的频率对照表如右图所示。

另外记忆体同步时外频频率跟记忆体型号的关係图：

表4.记忆体同步时外频频率跟记忆体型号的关係

3.DDR3新增的重置（Reset）功能

重置是DDR3新增的一项重要功能，并为此专门準备了一个引脚。DRAM业界很早以前就要求增加这一功能，如今终于在DDR3上实现了。这一引脚将使DDR3的初始化处理变得简单。当Reset命令有效时，DDR3记忆体将停止所有操作，并切换至最少量活动状态，以节约电力。

在Reset期间，DDR3记忆体将关闭内在的大部分功能，所有数据接收与传送器都将关闭，所有内部的程式装置将复位，DLL（延迟锁相环路）与时钟电路将停止工作，而且不理睬数据汇流排上的任何动静。这样一来，将使DDR3达到最节省电力的目的。

4.DDR3新增ZQ校準功能

ZQ也是一个新增的脚，在这个引脚上接有一个240欧姆的低公差参考电阻。这个引脚通过一个命令集，通过片上校準引擎（On-Die Calibration Engine，ODCE）来自动校验数据输出驱动器导通电阻与ODT的终结电阻值。当系统发出这一指令后，将用相应的时钟周期（在加电与初始化之后用512个时钟周期，在退出自刷新操作后用256个时钟周期、在其他情况下用64个时钟周期）对导通电阻和ODT电阻进行重新校準。

参考电压分成两个

在DDR3系统中，对于记忆体系统工作非常重要的参考电压信号VREF将分为两个信号，即为命令与地址信号服务的VREFCA和为数据汇流排服务的VREFDQ，这将有效地提高系统数据汇流排的信噪等级。

点对点连线（Point-to-Point，P2P）

这是为了提高系统性能而进行的重要改动，也是DDR3与DDR2的一个关键区别。在DDR3系统中，一个记忆体控制器只与一个记忆体通道打交道，而且这个记忆体通道只能有一个插槽，因此，记忆体控制器与DDR3记忆体模组之间是点对点（P2P）的关係（单物理Bank的模组），或者是点对双点（Point-to-two-Point，P22P）的关係（双物理Bank的模组），从而大大地减轻了地址/命令/控制与数据汇流排的负载。而在记忆体模组方面，与DDR2的类别相类似，也有标準DIMM（台式PC）、SO-DIMM/Micro-DIMM（笔记本电脑）、FB-DIMM2（伺服器）之分，其中第二代FB-DIMM将採用规格更高的AMB2（高级记忆体缓冲器）。

DDR3双列直插记忆体模组“背面”的测试点

面向64位构架的DDR3显然在频率和速度上拥有更多的优势，此外，由于DDR3所採用的根据温度自动自刷新、局部自刷新等其它一些功能，在功耗方面DDR3也要出色得多，因此，它可能首先受到移动设备的欢迎，就像最先迎接DDR2记忆体的不是台式机而是伺服器一样。在CPU外频提升最迅速的PC台式机领域，DDR3未来也是一片光明。Intel预计在第二季所推出的新晶片-熊湖(Bear Lake)，其将支持DDR3规格，而AMD也预计同时在K9平台上支持DDR2及DDR3两种规格。

据介绍美国JEDEC将会在不久之后启动DDR4记忆体峰会，而这也标誌着DDR4标準制定工作的展开。一般认为这样的会议召开之后新产品将会在3年左右的时间内上市，而这也意味着我们将可能在2011年的时候使用上DDR4记忆体，最快也有可能会提前到2010年。

JEDEC表示在7月份于美国召开的存储器大会MEMCON07SanJose上时就考虑过DDR4记忆体要儘可能得继承DDR3记忆体的规格。使用Single-endedSignaling( 传统SE信号)信号方式则表示64-bit存储模组技术将会得到继承。不过据说在召开此次的DDR4峰会时，DDR4 记忆体不仅仅只有Single-endedSignaling方式，大会同时也推出了基于微分信号存储器标準的DDR4记忆体。

因此DDR4记忆体将会拥有两种规格。其中使用Single-endedSignaling信号的DDR4记忆体其传输速率已经被确认为1.6～3.2Gbps，而基于差分信号技术的DDR4记忆体其传输速率则将可以达到6.4Gbps。由于通过一个DRAM实现两种接口基本上是不可能的，因此DDR4记忆体将会同时存在基于传统SE信号和微分信号的两种规格产品。

根据多位半导体业界相关人员的介绍，DDR4记忆体将会是Single-endedSignaling( 传统SE信号)方式DifferentialSignaling( 差分信号技术 )方式并存。其中AMD公司的PhilHester先生也对此表示了确认。预计这两个标準将会推出不同的晶片产品，因此在DDR4记忆体时代我们将会看到两个互不兼容的记忆体产品。

新一代的显存会有较低的能量消耗量，且数据传输为每秒6 Gbps

直至目前为止，我们只看到极少数的绘图卡使用gddr4显存，但三星已发布下一代的gddr5记忆体，并声称它的样本已经发向了主要的图形处理器公司。

当然，三星并不是第一家提供gddr5的样品的公司。海力士Hynix和奇梦达双方也宣布了类似的零件，但三星的记忆已经进了一步提供了数据传输速率6gb/sec ，超过标準5gb/sec 。因此，三星大胆声称它的产品为“世界上速度最快的记忆体”并且说，它的产品“能够传输移动影像及相关数据，在24千兆位元组每秒。”

除了增加频宽， gddr5记忆体也比较低功耗，三星公司声称其记忆体运作，只是1.5v 。

三星是採样512MB的gddr5晶片（ 16 MB × 32 ） ， mueez 迪恩，三星绘图记忆体的市场行销主管，他说：“该记忆体将使种图形硬体的表现将推动软体开发商提供了一个新台阶眼膨化游戏。不过，我们可能要等待一段时间， gddr5成为普遍”。三星公司估计，该记忆体将成为在顶级产品细分市场中的的标準。

几乎每一个电子设备，从智慧型手机到伺服器，都使用了某种形式的RAM存储器。儘管快闪记忆体NAND继续流行(由于各式各样的消费电子产品的流行)，由于SDRAM为相对较低的每比特成本提供了速度和存储很好的结合，SDRAM仍然是大多数计算机以及基于计算机产品的主流存储器技术。DDR是双数据速率的SDRAM记忆体，已经成为今天存储器技术的选择。DDR技术不断发展，不断提高速度和容量，同时降低成本，减小功率和存储设备的物理尺寸。

随着时钟速率和数据传输速率不断增加和性能的提高，设计工程师必须保证系统的性能指标，或确保系统内部存储器和存储器控制设备的互操作性，存储器子系统的模拟信号完整性已成为设计工程师越来越多重点考虑的问题。许多性能问题，甚至在协定层发现的问题，也可以追溯到信号完整性问题上。因此，存储器的模拟信号完整性验证已经成为很多电子设计验证关键的一步。

JEDEC(电子工程设计发展联合协会)已经明确规定存储设备详细测试要求，需要对抖动、定时和电气信号质量进行验证。测试参数：如时钟抖动、建立和保持时间、信号的过沖、信号的下沖、过渡电压等列入了JEDEC为存储器技术制定的测试规范。但执行规范里的这些测试是一个很大的挑战，因为进行这些测试很可能是一个複杂而又耗时的任务。拥有正确的工具和技术，可以减少测试时间，并确保最準确的测试结果。在本套用文章中，我们将讨论针对存储器测试的解决方案，这个方案能够帮助工程师战胜挑战和简化验证过程。

信号的获取和探测

存储器验证的第一个难点问题是如何探测并採集必要的信号。JEDEC标準规定的测试应在存储器元件的BGA(球栅阵列结构的PCB)上。而FBGA封装组件包括一个焊球连线阵列(这是出于实际目的)，无法进入连线，如何进行存储器的探测呢？

一种解决方案是在PCB布线过程中设计测试点，或探测存储器元件板的背面的过孔。虽然这些测试点没有严格在“存储器元件附近”，PCB走线长度一般都比较短，对信号衰减的影响很小。当使用这种方法探测时，信号完整性通常是相当不错的，可以进行电气特性的验证。

对于这种类型套用，可以使用手持探头，但是在多个探头前端和测试点同时保持良好的电接触非常困难。

考虑到有些JEDEC的测量要求三个或更多的测试点，加上其他信号如晶片选择信号、RAS和CAS可能需要确定存储器状态，许多工程师常常选择使用焊接式探头进行连线。

图2

泰克公司开发了一种专为这种类型的套用设计的探测解决方案。P7500系列探头有4～20GHz的频宽，是存储器验证套用的选择。图2说明了几个可用的P7500系列探头前端之一，这种探头非常适合存储器验证的套用。这些微波同轴”前端在需要多个探测前端进行焊接情况时提供了有效的解决方案，同时提供优秀的信号保真度和4GHz频宽，足已满足存储器DDR3@1600MT/s的测试需求。

P7500系列探头针对存储器测试套用的另一个优点是泰克专有的TriMode(三态)功能。这种独特的功能允许探头不但可以测试+和-差分信号，又可以测试单端信号。使用探头前端的三个焊接连线，用户就可以使用探头上控制按钮或在示波器选单来对差分和单端探测模式之间进行切换。使用焊接探头的+连线到单端数据或地址线，使用焊接探头的-连线到另一相邻线。然后用户可以使用一个探头，通过两个单端测量模式之间切换，很容易地测量其中任何两个信号。

图3

然而，很多情况下通过背面过孔探测信号可能不是一种好的选择。使用嵌入式存储器设计，存储器元件背面可能没有可用的板上空间。甚至很多标準的DIMM，在板的两面都有存储器元件，以增加存储密度。这种情况下，测试工程师怎样才能探测到测试点呢？

幸运的是，即使这样情况，也有探测解决方案。泰克公司与Nexus科技公司合作开发了所有标準DDR3和DDR2存储器设备转接板内插板组件。这些转接板内插板使用插槽代替存储器元件连线到被测设备。在转接板有探测的测试点，然后对齐到插槽上的位置。存储器元件再插到转接板上。图4是这种“连线”的示意图。

图4

很多人经常将DDR/DDR2/DDR3和记忆体的双通道、三通道技术相混淆，事实上这是两组毫无关係的概念，DDR/X是一种记忆体的设计技术，而多通道记忆体技术是一种在主机板上实现的并行记忆体访问技术，与使用的记忆体类型没有关係。两个通道甚至可以使用不同速率或访问时序的记忆体。